功能發(fā)布2022/08/19
2022年08月19日，硬件輔助驗證（FPGA原型驗證和硬件仿真加速器）資深供應商亞科鴻禹向全球數字芯片設計客戶正式發(fā)布面向其硬件輔助驗證平臺的高效并行邏輯綜合解決方案--hsSynth！直擊大規(guī)模數字設計驗證過程中“綜合時間長、代碼迭代頻率高”的應用難題，實現綜合流程的多倍提速，并針對原型驗證和硬件仿真加速不同驗證階段對綜合結果的不同側重，提供對應的綜合策略從而更好地提高驗證效率。
隨著多種圖像處理器、人工智能加速算法、大數據采集、多處理器等前沿應用方向的發(fā)展，各種GPU、TPU、XPU等大邏輯量的IP被集成至單顆芯片內，SoC/ASIC的設計規(guī)模指數級增長，隨之帶來仿真驗證數據處理量的指數級膨脹。
在大規(guī)模設計的驗證過程中，將整個設計完整的進行FPGA的綜合將消耗大量時間，工程師們將在等待綜合編譯及設計迭代再編譯方面浪費大量時間。
hsSynth打破對大規(guī)模設計進行完整綜合的執(zhí)行慣性，對用戶RTL級設計進行模塊級拆分定義，采用多模塊同步并行的執(zhí)行模式，實現綜合流程的多倍提速。對于設計中的多次迭代，使用hsSynth僅需對迭代的子模塊進行重新綜合，極大加速迭代綜合流程。
同時針對原型驗證和硬件仿真加速不用驗證階段對綜合結果的不同側重，hsSynth為FPGA原型驗證提供“Top-down”的綜合模式，以獲得最高的運行速度及對FPGA最大的利用效率；為硬件仿真加速器提供“Bottom-up”綜合模式，以獲得代碼調試所需要的與源代碼最大的一致性和調試可視性。
核心價值
MAIN BENEFITS
?對大規(guī)模設計進行RTL級分割并執(zhí)行模塊并行綜合，實現綜合流程的多倍提速；
?設計迭代僅需重新綜合修改的子模塊，極大縮短迭代綜合進程；
?針對原型驗證和硬件仿真加速不同驗證階段提供對應的綜合策略，顯著提升驗證效率。
FPGA原型驗證系統(tǒng)和硬件仿真加速器是為“加速”而生的兩大仿真驗證工具，有力推動功能驗證和驅動及軟件的協(xié)同開發(fā)進程。亞科鴻禹立足十余年市場服務經驗，致力于數字設計功能驗證工程實現全流程工具的提質增效。hsSynth對綜合流程的多倍提速將在大規(guī)模設計驗證過程中發(fā)揮關鍵作用，幫助更多前沿領域用戶加速產品上市。
白建東
亞科鴻禹市場總監(jiān)
版本發(fā)布
FEATURE RELEASE
hsSynth當前版本適用于亞科鴻禹VeriTiger系列原型驗證平臺中的V19P、E4000T、K115、V9P、V13P和Semu硬件仿真加速器，同時亞科鴻禹對正在使用其硬件輔助驗證平臺的老客戶提供免費功能上線和版本升級服務，請聯(lián)系亞科鴻禹銷售和技術支持團隊，獲取hsSynth功能詳細技術信息及上線對接：hypersilicon hypersilicon.com
（hsSynth high_lut_demo操作演示）
