本文來自電子發(fā)燒友網(wǎng)，作者/周凱揚。
在不久前舉辦的第60屆設(shè)計自動化大會上，AI似乎成了所有EDA廠商與設(shè)計公司的主要話題。在不少人看來，AI驅(qū)動的EDA工具以及這類工具開發(fā)的AI芯片，已經(jīng)成為下一個EDA時代的重心，也將為芯片設(shè)計帶來完全不一樣的格局。
AI驅(qū)動的設(shè)計/驗證需求在哪？
從最明顯的五大市場趨勢來看，也就是5G、大規(guī)模計算、自動駕駛、AI/ML和工業(yè)IoT，這些應(yīng)用都是圍繞計算升級開展的。正因如此，在芯片與系統(tǒng)設(shè)計上，我們面臨著強勁的生產(chǎn)力逆風(fēng)。
據(jù)預(yù)測，在未來的10年里，芯片與系統(tǒng)設(shè)計復(fù)雜程度將提高100倍，每年的設(shè)計數(shù)量將翻四倍，偏偏半導(dǎo)體又是一個人才短缺的行業(yè)，這也就注定了我們難以找到更多的工程師來滿足這些設(shè)計需求。
過去的幾十年里，正是因為有了EDA工具，我們才擺脫了純粹的手動電路設(shè)計，將晶體管級和RTL等設(shè)計進行了一定的自動化改造，提高了設(shè)計效率。而AI驅(qū)動的系統(tǒng)設(shè)計，可以再度將這一效率提升10倍。
不過在這個過程中，工程師依舊是不可或缺的，只不過重心放在了解決更加復(fù)雜的問題上，比如設(shè)計創(chuàng)新的算法、剔除更加細微的漏洞或是構(gòu)筑交互接口等。而AI算法，則更擅長解決并行離散的數(shù)據(jù)處理與分類，在芯片設(shè)計中實現(xiàn)最好的PPA、最高的覆蓋率和最快的上市時間。
EDA公司的AI平臺構(gòu)筑
正因如此，AI驅(qū)動的EDA工具很有可能成為芯片設(shè)計者們進一步縮短產(chǎn)品設(shè)計周期的關(guān)鍵，不少EDA廠商也順應(yīng)這一趨勢，推出了各自圍繞AI打造的EDA工具，甚至有不少已經(jīng)完成了平臺工具的構(gòu)筑，比如新思的Synopsys.ai、Cadence的JedAI等等。
Synopsys.ai中的DSO.AI可以借助AI在超大的方案空間內(nèi)搜索優(yōu)化目標，實現(xiàn)自動化RTL到GDSII全流程優(yōu)化，以達成最佳的PPA結(jié)果。DSO.AI也支持多目標優(yōu)化，比如在同時考慮功耗、性能或面積時，工具會自動選擇最佳的取舍，提供更高效的設(shè)計方案。
而新思的VSO.ai則是一個AI驅(qū)動的驗證解決方案，利用機器學(xué)習(xí)技術(shù)識別和消除回歸冗余，實現(xiàn)更高質(zhì)量的覆蓋率收斂。VSO.ai可以自動識別和協(xié)調(diào)測試，幫用戶減少選擇目標函數(shù)，比如回歸CPU時間、測試運行次數(shù)和模擬周期等。
再來看Cadence的JedAI，該平臺的數(shù)字設(shè)計核心工具為Cadence Cerebrus，基于強化學(xué)習(xí)引擎來自動優(yōu)化芯片設(shè)計，提供最好的PPA表現(xiàn)和更快的流片時間。據(jù)Cadence透露，目前利用Cerebrus實現(xiàn)流片的設(shè)計已經(jīng)超過180個，從靜態(tài)功耗、整體功耗、工程耗時和時序等多個方面提供了優(yōu)化。
其次是AI驅(qū)動的PCB設(shè)計工具Allegro X AI，與手動設(shè)計電路板相比，該工具將幾天的手動過程縮短至了幾個小時的自動過程。該工具可以自動放置元件、創(chuàng)建電源層、關(guān)鍵布線等。借此不少SBC、消費級IoT和汽車類等設(shè)備的PCB設(shè)計，都獲得了一定的效率提升。
寫在最后
其實除了新思和Cadence外，諸如西門子EDA、Ansys等也開始借助AI來打造新一代的EDA工具。但對于絕大多數(shù)EDA廠商而言，實現(xiàn)全流程覆蓋已經(jīng)是很大的挑戰(zhàn)了，實現(xiàn)平臺AI化更是難上加難。不過這依然是他們的必行之路，畢竟AI將成為邁入EDA 2.0時代的敲門磚。
