本文來自微信公眾號“半導(dǎo)體行業(yè)觀察”，作者/Yole。
如今，半導(dǎo)體行業(yè)處于技術(shù)創(chuàng)新的前沿，徹底改變了人工智能(AI)、5G通信和高性能計算(HPC)等各種應(yīng)用。隨著我們進(jìn)入生成式人工智能時代，對更強大、更緊湊、更高效的電子設(shè)備的需求不斷增長。
在這一追求中，先進(jìn)封裝已成為關(guān)鍵的推動者，在超越摩爾時代至關(guān)重要。本文將深入探討先進(jìn)封裝平臺的定義以及它們?nèi)绾嗡茉彀雽?dǎo)體的未來。
先進(jìn)封裝(AP)是指封裝集成電路(IC)以提高性能的多種創(chuàng)新技術(shù)。
與傳統(tǒng)封裝方法相比，根據(jù)目標(biāo)應(yīng)用的要求、性能和成本，采用不同的I/O密度和/O間距，可以增強功能、提高性能并提供附加值（圖1）。按照我們的劃分，我們考慮以下AP平臺：扇出(FO)型封裝、晶圓級芯片規(guī)模封裝(WLCSP)、倒裝芯片球柵陣列(fcBGA)、倒裝芯片CSP(fcCSP)、系統(tǒng)級封裝(SiP)和2.5D/3D堆疊封裝。此外，還包括使用混合接合的互補金屬氧化物半導(dǎo)體(CMOS)圖像傳感器(CIS)、高帶寬存儲器(HBM)、3D堆疊動態(tài)隨機存取存儲器(DRAM)(3DS)、3D片上系統(tǒng)(3D-SoC)、3D NAND、硅中介層（Si interposers）和嵌入式硅橋（embedded Si bridges）等等。
AP的重要性怎么強調(diào)都不為過，尤其是在新興技術(shù)和應(yīng)用的背景下。以下部分介紹了推動AP需求的主要驅(qū)動因素。
人工智能和機器學(xué)習(xí)：人工智能應(yīng)用程序需要低延遲的高性能計算。2.5D/3D堆疊封裝、HBM和Si中介層等AP平臺可實現(xiàn)更高的內(nèi)存帶寬和改進(jìn)的系統(tǒng)集成，這對于AI推理和訓(xùn)練任務(wù)至關(guān)重要；
生成式人工智能時代：生成式人工智能時代強調(diào)人工智能模型自主創(chuàng)建新數(shù)據(jù)、內(nèi)容或解決方案的能力。這個時代需要能夠?qū)崟r處理大量數(shù)據(jù)并生成復(fù)雜算法的高效硬件，而AP技術(shù)使這成為可能；
5G通信：5G技術(shù)的推出需要緊湊、高效的設(shè)備來適應(yīng)復(fù)雜的通信系統(tǒng)。WLCSP和扇出封裝等AP解決方案可實現(xiàn)更小的外形尺寸、更低的功耗和改進(jìn)的熱管理，使其成為5G設(shè)備的理想選擇；
HPC：數(shù)據(jù)中心和超級計算機等HPC應(yīng)用程序需要快速可靠的處理。fcCSP和FCBGA等技術(shù)提供卓越的電氣性能和更高的I/O密度，使其非常適合HPC系統(tǒng)；
探索先進(jìn)封裝平臺
以下部分描述了主要的先進(jìn)封裝平臺。
一、FO封裝
FO封裝包括三大類：核心扇出型（core fan-out）、高密度扇出型（high-density fan-out）和超高密度FO型（ultra highdensity FO）。核心扇出封裝消除了對引線鍵合或倒裝芯片互連的需求，從而提供了改進(jìn)的I/O密度、增強的電氣性能和高效的熱管理；高密度(HD)FO進(jìn)一步采用了相同的概念，采用先進(jìn)的重新分布層(RDL)和互連結(jié)構(gòu)來實現(xiàn)更高的I/O密度；超高密度(UHD)FO使用更細(xì)間距和更高密度的多層RDL，以在緊湊封裝內(nèi)提高組件集成度、更大帶寬和高級功能。UHD FO通常應(yīng)用于較大的封裝和多芯片集成，使用IC基板來彌合扇出封裝和印刷電路板(PCB)之間的間隙。
二、晶圓級芯片級封裝(WLCSP)
WLCSP涉及將IC直接封裝在晶圓上，從而消除了單獨的芯片分割和封裝步驟。WLCSP具有緊湊的外形尺寸、增強的電氣性能和成本效率，使其成為尺寸、重量和性能至關(guān)重要的移動設(shè)備和可穿戴設(shè)備的理想選擇。
三、fcBGA/CSP
這些技術(shù)涉及使用焊料微凸塊或銅柱將IC正面朝下直接安裝到有機基板上。與傳統(tǒng)引線鍵合技術(shù)相比，倒裝芯片BGA/CSP解決方案提供更小的占地面積、更短的互連路徑、更高的I/O密度以及更高的電氣性能。這些特性對于服務(wù)器、游戲機和網(wǎng)絡(luò)設(shè)備等HPC應(yīng)用尤其重要。
四、2.5D/3D堆疊封裝
2.5D/3D堆疊封裝涉及垂直堆疊多個裸片或芯片，形成三維結(jié)構(gòu)。該平臺可實現(xiàn)更高的集成度、更高的性能和更小的外形尺寸，使其成為應(yīng)對人工智能、5G和HPC應(yīng)用挑戰(zhàn)的重要技術(shù)。2.5D/3D堆疊封裝中的具體應(yīng)用包括使用混合鍵合技術(shù)的CIS、用于更快數(shù)據(jù)訪問和改進(jìn)內(nèi)存帶寬的HBM、用于高度集成系統(tǒng)的3D-SoC以及用于提高存儲密度和容量的3D NAND。
五、系統(tǒng)級封裝(SiP)
SiP是一種將多個IC或“小芯片”集成到單個模塊中的AP類型。這些小芯片可以包括各種組件，例如處理器、存儲器、射頻(RF)收發(fā)器和電源管理IC在封裝內(nèi)互連。這種高集成度允許將完整的功能系統(tǒng)包含在單個封裝內(nèi)，使SiP成為節(jié)省空間的解決方案，非常適合外形尺寸和集成度至關(guān)重要的應(yīng)用，例如移動設(shè)備和可穿戴設(shè)備。SiP還在設(shè)計和制造方面提供了顯著的靈活性，因為每個小芯片都可以使用最適合其功能的工藝技術(shù)來制造。
市場份額和行業(yè)重點
由于對先進(jìn)解決方案的需求不斷增長，AP平臺市場正在經(jīng)歷顯著增長。如圖2所示，2022年AP市場預(yù)計為443億美元，劃分如下：倒裝芯片占據(jù)51%的市場份額，其次是2.5D/3D，占據(jù)21%的市場份額——受到AP平臺的推動，預(yù)計到2028年，這將是增長最快的領(lǐng)域。SiP預(yù)計將占據(jù)19%的市場份額，其次是WLCSP和FO封裝，分別占據(jù)5%和4%的市場份額。
在主要參與者中，外包半導(dǎo)體封裝和測試（OSAT）公司以及主要集成設(shè)備制造商（IDM）和代工廠，如臺積電、英特爾和三星，正在大力投資高端封裝解決方案，重點是2.5D/3D堆疊封裝。
作為IDM，英特爾一直在積極投資AP技術(shù)。英特爾在其產(chǎn)品中采用嵌入式多芯片互連橋(EMIB)和Foveros等AP技術(shù)，并為客戶提供代工和封裝服務(wù)。該公司對創(chuàng)新和垂直整合的高度重視使其成為AP領(lǐng)域的重要參與者。
全球半導(dǎo)體代工廠領(lǐng)導(dǎo)者臺積電通過其3DFabric平臺提供AP服務(wù)，該平臺采用集成扇出(InFO)、晶圓基板上芯片(CoWoS)和3D集成系統(tǒng)等技術(shù)芯片(TSMC-SoIC)。該公司提供全面的晶圓到封裝解決方案，涵蓋晶圓前端制造、晶圓級工藝、封裝和基板上組裝。臺積電與ASE、SPIL、Amkor等封裝公司合作，鞏固了其在AP市場的主導(dǎo)地位。
作為全球最大的OSAT企業(yè)，日月光專注于AP技術(shù)，包括倒裝芯片、扇出和SiP解決方案。公司與英特爾、臺積電等領(lǐng)先半導(dǎo)體公司的合作，公司還強調(diào)其在推動AP技術(shù)進(jìn)步方面的關(guān)鍵作用。
Amkor是半導(dǎo)體封裝和測試行業(yè)的重要參與者，提供多種AP解決方案。其中包括晶圓級封裝(WLP)、2.5D/3D封裝、倒裝芯片和SiP解決方案。Amkor憑借廣泛的AP產(chǎn)品組合，仍然是快速發(fā)展的先進(jìn)封裝市場的主要競爭者。
作為IDM企業(yè)，三星在AP市場擁有強大的影響力，提供WLCSP、SiP和異構(gòu)集成(H I)技術(shù)等解決方案。三星利用其扇出面板級封裝(FOPLP)、倒裝芯片、引線鍵合和3D堆疊封裝能力來封裝其加速處理單元(APU)和內(nèi)存，但它也將生產(chǎn)外包給ASE、Amkor、和PTI。三星還開始為谷歌的Tensor G2和百度的I-CubeS制造FOPLP。
異構(gòu)和小芯片：徹底改變AP路線圖
異構(gòu)和小芯片代表了半導(dǎo)體設(shè)計和封裝的范式轉(zhuǎn)變。異構(gòu)概念涉及結(jié)合不同的材料、工藝和設(shè)備來創(chuàng)建一個統(tǒng)一的系統(tǒng)。這種方法可以將多種功能小芯片無縫集成在單個封裝上，從而釋放半導(dǎo)體設(shè)計和制造的新可能性。
另一方面，Chiplet是異構(gòu)的一個基本方面。根據(jù)我們在Yole的定義，小芯片方法代表了一種新興的半導(dǎo)體設(shè)計理念，它將兩個或多個分立芯片組合在分解的SiP設(shè)計中。與可能的單片替代方案相比，小芯片提供了更大的設(shè)計靈活性、更快的上市時間、更高的良率和經(jīng)濟(jì)效益。小芯片的功能涵蓋典型處理器SoC中的基本知識產(chǎn)權(quán)(IP)塊，包括中央處理單元(CPU)、圖形處理單元(GPU)、神經(jīng)處理單元(NPU)、I/O和內(nèi)存控制器以及接口、高速緩存存儲器和模擬功能（SerDes、PLL、DAC、ADC、PHY等）。
混合鍵合：彌合異構(gòu)領(lǐng)域的差距
混合鍵合是一項新技術(shù)，可以實現(xiàn)半導(dǎo)體器件的垂直堆疊，從而可顯著提高器件的性能、功能和可靠性。它是異構(gòu)的關(guān)鍵推動者，可在鍵合過程中提供卓越的精度和可靠性。混合鍵合可確保小芯片之間牢固可靠的連接，從而增強它們在先進(jìn)封裝平臺中的集成。這項技術(shù)開啟了半導(dǎo)體設(shè)計的新可能性，使得開發(fā)曾經(jīng)被認(rèn)為不可能的尖端解決方案成為可能。
混合鍵合是一項尖端技術(shù)，可實現(xiàn)多種芯片架構(gòu)，滿足HPC、人工智能、服務(wù)器和數(shù)據(jù)中心等高端應(yīng)用的需求。隨著該技術(shù)的成熟，受益于高性能芯片間連接，預(yù)計將進(jìn)一步擴(kuò)展到消費類應(yīng)用、存儲設(shè)備以及移動和汽車應(yīng)用。異構(gòu)的概念正在推動封裝技術(shù)的創(chuàng)新，以滿足特定的性能、尺寸、功耗和成本要求?；旌湘I合成為高端異構(gòu)應(yīng)用的可行途徑，將微小的銅焊盤嵌入電介質(zhì)中，形成電介質(zhì)到電介質(zhì)和金屬到金屬的鍵合。這種接合技術(shù)具有許多優(yōu)點，例如顯著增加的I/O連接、最小的信號延遲、擴(kuò)展的帶寬、更高的存儲密度以及改進(jìn)的功率和速度效率。
圖3所示的AP技術(shù)路線圖展示了十年來四個關(guān)鍵要素在小型化和增加密度方面取得的有趣進(jìn)展：3D堆疊間距（3D stack pitch）、凸塊I/O間距（bump I/O pitch）、RDL線/空間（RDL line/space）和球I/O間距（ball I/O pitch）。3D堆疊間距凸顯了混合鍵合方法（晶圓到晶圓、裸片到晶圓以及裸片到裸片）小型化的明顯趨勢。通過晶圓到晶圓，我們觀察到從2019年的2μm到2029年預(yù)計的0.8μm–0.5μm的顯著減小。這代表了在減小間距尺寸方面取得的重大成就，這可能會實現(xiàn)更多組件的集成，并有可能增強表現(xiàn)。
同樣，裸片到晶圓混合鍵合預(yù)計將從2022年的10μm縮小到2029年的6-4.5μm。這也表明將推動更高密度的封裝，從而生產(chǎn)更小、更高效的設(shè)備。然而，間距尺寸的減小速度似乎比晶圓間鍵合稍慢，反映出部署該技術(shù)時面臨的一些挑戰(zhàn)。
盡管在時間軸上出現(xiàn)較晚，但裸片到裸片混合鍵合將大幅減小，從2023年的40μm–10μm減少到2029年的10μm–6μm。間距尺寸的顯著下降可能反映了這種方法的快速進(jìn)步，這可以提供高密度封裝的替代途徑。
對于凸點I/O間距，2019年至2023年間，從80μm–40μm大幅減少。然而，到2029年的接下來幾年，減小趨勢放緩，間距范圍在50μm至40μm之間。這種停滯狀態(tài)可能表明技術(shù)正在達(dá)到其物理極限或遇到制造挑戰(zhàn)。RDL線/空間預(yù)計將縮小，從2019年的小于5/5μm減少到2029年的小于2/2μm。這種尺寸更小的一致趨勢意味著對更高密度互連和更緊湊封裝設(shè)計的推動。從而提高性能。最后，球I/O間距表現(xiàn)出卓越的一致性，在十年內(nèi)保持300μm的尺寸。這種穩(wěn)定性可能表明技術(shù)成熟且優(yōu)化。
總結(jié)
先進(jìn)封裝已成為半導(dǎo)體行業(yè)進(jìn)步的關(guān)鍵，為人工智能、5G和HPC鋪平了道路。多樣化的AP平臺，包括扇出封裝、WLCSP、fcBGA/CSP、SiP和2.5D/3D堆疊封裝，加上異構(gòu)和小芯片的變革潛力，正在重塑半導(dǎo)體格局。
隨著生成式人工智能時代的展開，AP技術(shù)將繼續(xù)推動創(chuàng)新，實現(xiàn)更小、更強大的電子設(shè)備，推動我們進(jìn)入充滿無限可能的未來。半導(dǎo)體行業(yè)將繼續(xù)發(fā)展，而AP將保持領(lǐng)先地位，釋放新功能并塑造明天的技術(shù)。
隨著AP技術(shù)的不斷進(jìn)步，可以預(yù)見更多突破性的應(yīng)用程序和解決方案將在未來幾年重新定義我們與技術(shù)交互的方式。該路線圖體現(xiàn)了AP技術(shù)的演變，突出了小型化和密度增加的明顯趨勢。然而，它也強調(diào)了創(chuàng)新停滯不前的領(lǐng)域，表明未來需要突破或替代方法。
